Verilog Translator

Bug #4997

Updated by Alexander Kamkin over 10 years ago

Возникают следующие проблемы при трансляции из Verilog в Verilog 
 1)Concatenation: 
     Вход: a = {b,c}; 
     Выход: a = b;  
     Ожидаемый выход: a = {b,c}; 
 2)Replication: 
     Вход: a = {2{b}}; 
     Выход: a = (2{b}); 
     Ожидаемый выход: a = {2{b}}; 

     Вход: a = {b, 2{c}}; 
     Выход: программа падает. 
     Ожидаемый выход: a = {b, 2{c}}; 

     Вход: a = {2{b}, c}; 
     Выход: программа падает. 
     Ожидаемый выход: a = {2{b}, c};    

     Вход: a = {2{b}, 2{c}}; 
     Выход: программа падает. 
     Ожидаемый выход: a = {2{b}, 2{c}}; 
 3)Repeat: при добавлении любой конструкции repeat программа падает, например 
     Вход: repeat(2) begin 
             a = b; 
           end 
     Выход: программа падает. 
     Ожидаемый выход: repeat(2) begin 
                        a = b; 
                      end    

Back